BUKU SIMULASI DAN SINTESIS RANGKAIAN DIGITAL DENGAN LOGISIM DAN VHDL

Penulis: Jazi Eko Istiyanto
ISBN: 978-623-359-133-1
Tebal 278 halaman
Ukuran 15,5 cm x 23 cm
Penerbit Gadjah Mada University Press

Buku ini merupakan buku mendasar mengenai sistem digital. Sistem digital yang dibahas pada buku ini meliputi gerbang dasar elektronika, implementasi gerbang dasar seperti multiplexer, dekoder, enkode dan flip-flop. Selain itu, dijelaskan juga desain sistem digital seperti memori, shift register, look up table, dan state machine yang aplikatif.

Penjelasan setiap teknologi digital dilakukan bertahap dimulai dari skema elektronika, simulasi elektronika, kode VHDL, dan simulasi VHDL. Pembaca memerlukan alat bantu berupa OrCAD untuk melakukan simulasi dan mendesain skema, Logisim untuk melakukan simulasi interaktif, dan Vivado untuk menuliskan VHDL dan sintesis. Oleh karena itu, pada bagian awal buku akan dijelaskan terlebih dahulu penggunaan ketiga alat bantu tersebut.

Akhir dari buku ini akan menjelaskan bagaimana proses optimasi dalam menuliskan kode VHDL. Optimasi dari kode VHDL juga akan meningkatkan efisiensi dari performa FPGA yang diprogram menggunakan VHDL. Pemrograman dengan VHDL memiliki tiga buah struktur yang bisa digunakan untuk mendapatkan hasil sintesis yang terbaik sesuai dengan performa yang diinginkan.


BUKU ORIGINAL